http://www.spisim.com/blog/differential-modeling-flow-development/ EDA Experts in Signal, Power Integrity and Simulation Mon, 17 Dec 2018 00:54:24 +0000 hourly 1 https://wordpress.org/?v=5.3.2 http://www.spisim.com/blog/differential-modeling-flow-development/#comment-4177 Mon, 17 Dec 2018 00:54:24 +0000 http://www.spisim.com/?p=1529#comment-4177 […] 第二道的關卡在於VT的仿真部份, 由上述的曲面建構出series model 之後, 我們要能在VT瞬態仿真時將其消除才能不被算了兩次 (double count); 對於一個spice 仿真器而言, 大部份的情況其都不允許負電阻、負電容等的存在, 也就是說, 它們會把這些負值元件看做是用戶的輸入錯誤而不讓仿真繼續進行, 解決之道, 吾人可以用如本司在2016年Asian IBIS Summit所展演的Verilog-A 電路或是仿真器大都會提供的控制電源來達成這種”負電阻”似的消去目的;即便是如此, 在Verilog-A的解決方案上, look-up table上每個grid的大小係由iv二維描描所決定, 而控制電源的解決方案上, 為了要能算出適當的控制電源參數, 建模者還得利用最佳化的原理才能算出何種組合的參數最能描述上一步算出的反應曲面; 而這些不論是表格或是參數變化間的圓滑性(smoothness), 也都更進一步地決定了仿真的收斂性。凡此種種情況,難怪cook-book裡描述此段的部份(見下圖描述的前兩行)作者只是輕輕一語帶過而不做詳述, 因為真的是說得比做得還簡單啊。 […]

]]> http://www.spisim.com/blog/differential-modeling-flow-development/#comment-4164 Thu, 13 Dec 2018 21:08:08 +0000 http://www.spisim.com/?p=1529#comment-4164 […] and not many are for the traditional IBIS part… except for our Verilog-A based approach presented at the 2016 Asian summit. In this post, I would like to first review these “formal” process, dive into how each […]

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